Desarrollo de una estrategia de diseño para la testabilidad a nivel fisico aplicable a circuitos integrados basados en celdas

Resumen

El objetivo de esta tesis se centra en mejorar la testabilidad a nivel fisico mediante una metodologia de test adaptada a la estrategia de diseño basada en una biblioteca de celdas cmos y que tenga en cuenta la deteccion de fallos realistas (basicamente shorts y opens). Para conseguirlo se ha considerado la aplicacion conjunta de diferentes tecnicas de test (test de voltaje y test de corriente). Para mejorar la testabilidad de los opens se presentan tecnicas de modificacion del layout de las celdas con el fin de conseguir o bien evitar la aparicion de ciertos opens o bien convertirlos en opens detectables mediante el modelo clasico de stuck-at. Los resultados obtenidos, tanto en incremento del area como en retardos electricos no superan el 10%. Para los defectos del tipo short y cualquier otro tipo de defecto detectable mediante el test de corriente iddq, se ha desarrollado una estrategia de aplicacion de sensores internos del tipo integrador, considerando dos posibles alternativas: test issq y test iddq. Las principales conclusiones obtenidas son las siguientes: la eficiencia de un sensor dependera directamente de la tecnologia utilizada, (cmos pozo n o pozo p); si se utiliza pozo n, el sensor issq implica utilizar dos lineas diferentes dentro de las celdas (vss y vssvir); si el sensor es iddq, no hay que modificar las celdas de la biblioteca ya que el sensor y el cut utilizan pozos separados. Comparando las estrategias issq e iddq, el incremento en el area debido a la utilizacion de sensores internos es superior en la estrategia issq que en la iddq. Respecto al tiempo necesario para realizar el test, la estrategia issq es el doble de rapida que la estrategia iddq. Por ultimo, la aplicacion de la estrategia iddq resulta mas sencilla ya que no hay que realizar ninguna modificacion en la biblioteca de celdas original.