Modeling of Quantum Confinement and Capacitance in III-V Gate-All-Around 1-D Transistors

  1. Ganeriwala, M.D.
  2. Yadav, C.
  3. Ruiz, F.G.
  4. Marin, E.G.
  5. Chauhan, Y.S.
  6. Mohapatra, N.R.
Revista:
IEEE Transactions on Electron Devices

ISSN: 0018-9383

Any de publicació: 2017

Volum: 64

Número: 12

Pàgines: 4889-4896

Tipus: Article

DOI: 10.1109/TED.2017.2766693 GOOGLE SCHOLAR
Font de les dades: Scopus