Modeling of Quantum Confinement and Capacitance in III-V Gate-All-Around 1-D Transistors
- Ganeriwala, M.D.
- Yadav, C.
- Ruiz, F.G.
- Marin, E.G.
- Chauhan, Y.S.
- Mohapatra, N.R.
ISSN: 0018-9383
Datum der Publikation: 2017
Ausgabe: 64
Nummer: 12
Seiten: 4889-4896
Art: Artikel