Modeling of Quantum Confinement and Capacitance in III-V Gate-All-Around 1-D Transistors

  1. Ganeriwala, M.D.
  2. Yadav, C.
  3. Ruiz, F.G.
  4. Marin, E.G.
  5. Chauhan, Y.S.
  6. Mohapatra, N.R.
Revista:
IEEE Transactions on Electron Devices

ISSN: 0018-9383

Año de publicación: 2017

Volumen: 64

Número: 12

Páginas: 4889-4896

Tipo: Artículo

DOI: 10.1109/TED.2017.2766693 GOOGLE SCHOLAR
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